Développement d’un microcode RISC-V pour les processeurs AMD Zen: un concours en cours.
A la découverte du projet Jianchen
Le mois dernier, une équipe de chercheurs en sécurité de Google a publié un outil capable de modifier le microcode des processeurs AMD basés sur la microarchitecture Zen, le Zentool. Pour certains, s’agit d’une faille de sécurité, pour d’autres, d’une opportunité. Les membres du projet chinois Jianchen ont lancé un concours dans le but de développer un microcode pour les processeurs modernes AMD basés sur Zen pour les faire exécuter nativement des programmes RISC-V. L’objectif ultime pourrait être de construire un CPU RISC-V ultime en utilisant du silicium déjà disponible.
Fonctionnement du microcode CPU
L’architecture d’instruction set complex (CISC) x86 a été développée il y a environ 48 ans. Cependant, en interne, les cœurs x86 modernes s’appuient sur des moteurs propriétaires exécutant un jeu d’instructions réduit de type RISC pour gérer des instructions complexes. Le microcode CPU est une couche de bas niveau qui traduit les instructions CISC complexes x86 en instructions internes RISC simples que le matériel CPU exécute. Idéalement, le microcode CPU ne devrait être modifiable que par le fabricant du CPU. Cependant, il arrive que ce ne soit pas le cas, et apparemment, certaines parties du microcode Zen 1/2/3/4 d’AMD peuvent être modifiées à l’aide du Zentool.
Les membres du projet Jianchen cherchent à trouver quelqu’un capable de modifier le microcode CPU Zen d’AMD sur un processeur moderne, comme par exemple un EPYC de la série 9004, pour exécuter des binaires RISC-V. Le patch devrait soit permettre l’exécution directe de programmes RISC-V, soit augmenter considérablement leur vitesse d’exécution par rapport à une émulation utilisant le même matériel. Le travail doit être testé à l’aide de versions RISC-V de références comme Coremark ou Dhrystone. Une soumission complète comprend les binaires ou le code source, des fichiers de configuration, des dépendances et des instructions de test.
Limites et critiques du projet
Les processeurs AMD de la série EPYC 9004 et similaires offrent des performances et un nombre de cœurs inatteignables sur les processeurs actuellement disponibles basés sur RISC-V. Cependant, utiliser du microcode pour exécuter des programmes RISC-V sur des EPYC n’est pas aussi simple que cela en a l’air. Certains estiment qu’il n’y a pas suffisamment de microcode réinscriptible pour effectuer ces changements de manière efficace, et que les optimisations matérielles modernes entre le microcode et le reste du cœur rendent cette tâche difficile.
Le format du concours a également été critiqué, certains le considérant comme une façon d’obtenir un travail complexe pour moins de 3000 dollars. En somme, bien que l’idée de microcode réinscriptible soit intéressante et stimule la discussion sur les conceptions alternatives de CPU, le support de plusieurs ISAs et l’optimisation de bas niveau, il semble peu probable que le concours atteindra ses objectifs initiaux.
Source : www.tomshardware.com
