TSMC dévoile des avancées majeures pour la mémoire HBM4

Les dernières avancées dans le domaine de la mémoire HBM4 promettent des performances inédites et une efficacité énergétique accrue. Les sociétés SK hynix et TSMC ont récemment annoncé une collaboration pour développer et construire des puces de base pour la mémoire HBM4, utilisant des technologies de processus avancées comme le 12FFC+ (classe 12 nm) et le N5 (classe 5 nm).

Des performances et une efficacité optimisées

Ces nœuds technologiques permettront à la mémoire HBM4 d’offrir des performances sans précédent et une efficacité énergétique accrue. Les puces de base basées sur la technologie 12FFC+ pourront construire des piles de mémoire HBM4 de 12-Hi et 16-Hi, offrant des capacités de 48 Go et 64 Go respectivement. L’utilisation de ces technologies permettra d’obtenir des puces de base ‘rentables’ qui utiliseront des interposés en silicium pour connecter la mémoire aux processeurs hôtes.

Optimisation des technologies d’emballage

TSMC travaille également à l’optimisation de ses technologies d’emballage, telles que CoWoS-L et CoWoS-R, pour soutenir l’intégration de la mémoire HBM4. Ces méthodes d’emballage avancées permettent la construction d’interposés allant jusqu’à huit tailles de réticules et facilitent l’assemblage de jusqu’à 12 piles de mémoire HBM4. Les nouveaux interposés comporteront jusqu’à huit couches pour assurer un routage efficient de plus de 2 000 interconnexions tout en maintenant une intégrité de signal appropriée.

Les efforts collaboratifs de TSMC avec des leaders de l’industrie de la mémoire tels que Micron, Samsung et SK hynix, ainsi que des partenaires EDA comme Cadence, Synopsys et Ansys, sont essentiels pour permettre les sous-systèmes de mémoire HBM4 dans les années à venir.

Source : www.tomshardware.com